Реферат: Блок сложения двоичных чисел

Реферат: Блок сложения двоичных чисел

1. Алгоритм работы блока сложения дробных двоичных чисел в обратном модифицированном коде с фиксированной запятой

Целью данного проектирования является блок сложения двоичных чисел с фиксированной запятой, операнды поступают в блок в прямом коде, в блоке используется обратно модифицированный код. Формат операндов n=10. Блок вырабатывает флаги S,P,Z,OVR. Серия 155.

Рис 1 Общая структура БCДЧфз

1.1 Описание формата данных и результата, применяемых в операции проектируемого блока

Рис 2, Формат чисел А, В, С в прямом коде, десятиразрядный

D0-D8 – разряды числа

D9 – знаковый разряд

Диапазон:

Min = - 1111111112 = -511

Max = + 1111111112 = 511

Рис 3, Формат чисел А, В, С в обр.мод. коде, одиннадцатиразрядный

D0-D8 – разряды числа

D9,D10 – знаковый разряд

Флаги используемые в блоке:

S – флаг знака разряда результата определяется разрядом D9(D10).

S = 0 если в знаковом разряде D9 "0".

S = 1 если в знаковом разряде D9 "1".

Р – флаг паритета (или чётность результата).

Р = 1 если количество "1" числе чётно.

Р = 0 если кол-во "1" в числе не чётно.

Z – флаг нулевого результата.

Z = 1 если все разряды за исключением знакового должны быть равны 0. Z = 0 если есть наличие 1 в одном из разрядов числа, за исключением знакового.

OVR – флаг переполнения. OVR = 1 в случае когда произошло переполнение (ЗН1≠ЗН2). OVR = 0 переполнения нет (ЗН1=ЗН2).

1.2 Словесное описание работы блока Сложения

С шины данных в прямом коде подаются числа А и В формата n=10. Операнд А из прямого кода переводится в обратно модифицированный код, операнд В также переводится из прямого кода в обратно модифицированный. После перевода операнды складываются. После этого начинаются вырабатываться флаги: Z, P, S, OVR .

Операнд С переводится из обратно модифицированного в прямой код и выдается на шину данных.

2. Выбор и обоснование схемы электрической структурной БСДЧфз

Основой для построения схемы электрической является блок-схема алгоритма, в которой каждая микро операция заменяется блоком комбинационной схемы или устройством, представленным в виде прямоугольников, в которых указываются разрядность входа и выхода. Помимо этого в структурной схеме должны быть указаны у тех устройств которые имеют шины приема, сдвига и выдачи числа (регистры, счетчика и др.,) сигналы синхронизации, которые определяют последовательность выполнения микроопераций во времени.

2.1 Описание состава основных узлов и управляющих сигналов проектируемого блока по схеме электрической структурной

Рг.1 и Рг.2 являются параллельными 10-разрядным регистрами, предназначенными для приема и хранения операндов А и В в прямом коде с фиксированной запятой. Сигналы CS1 и CS2 служат для приема операндов А и В прямом коде на RG1 и RG2. Преобразователь кода Пр.К.1 и Пр.К.2 служат для перевода чисел [A] и [B] из прямого кода в обратно модифицированный. См.1 производит сложения десяти разрядных операндов [A] и [B] в обратно модифицированном коде.

Блок 2 служит для определения флага OVR (переполнения). Преобразователь кода 3 служит для перевода результата [C] из обратно модифицированного в прямой код.

Блок 4 служит для определения флагов S,P,Z.

Регистры Рг.3 служат для хранения и получения десяти разрядного результата [C] и Рг.4 (четырёх разрядный) служит для хранения флагов S,P,Z,OVR (Рг.4).

2.2 Описание принципа работы блока сложения по схеме электрической структурной

В соответствии со схемой электрической структурной (рис. 4) С шины данных поступают числа [А] и [B] в прямом коде, которые записываются по сигналам CS1 и CS2 в регистрах Рг.1 и Рг.2.

После этого число [А] и [B] преобразуются из прямого кода в обратно модифицированный код при помощи логических элементов "исключающих или".

Затем оба числа попадают в сумматор СМ1, где они сложатся и появится результат [С].

Будет произведена проверка на наличие переполнения блоком 2, в случае переполнения на регистр Рг3 поступит уровень логической "1", в противном случае "0".

После чего результат поступит на преобразователь кода и будет преобразована в прямой код.

Произойдёт проверка флагов S, P, и Z, результаты поступят на регистр Рг3.

Затем после выполнения всех операций число будет записано в Рг4 по сигналу CS3 и отправлено на шину данных.

А в Рг5 будут записаны все флаги по сигналу CS4 и затем отправлены на шину данных.

3. Выбор и обоснование схемы электрической функциональной блока сложения двоичных чисел в обратном модифицированном коде

Данная электрическая функциональная схема блока сложения двоичных чисел в обратном модифицированном коде, строится на основе схемы электрической структурной блока сложения двоичных чисел в обратном модифицированном коде.

3.1 Выбор функциональных узлов блока сложения двоичных чисел в обратном модифицированном коде

1.Рг. 1 – параллельный десятиразрядный регистр. Служит для приема числа [А] с шины данных в прямом коде.

2.Рг 2 – параллельный десятиразрядный регистр. Служит для приема числа [В] с шины данных в прямом коде.

3.Рг. 3 – параллельный десятиразрядный регистр. Служит для приема результата [С].

4.Рг 4 – параллельный четырёх разрядный регистр. Служит для приема флагов с блока выработки флагов.

5.См.1- Сумматор. Предназначен для сложения чисел [А] и [В] в обратно модифицированном коде.

3.2 Синтез и анализ комбинационных схем

Блок 2. Определение переполнения. Данный блок построен на элементе "Исключающее или" .

Блок 4. Определение флагов S,P,Z,OVR.

S – служит для определения знака числа, берётся из старшего разряда в знаковой области результата.

Р – Флаг паритета

Z – Служит для определения равенство числа к 0. Строится на элементе "9Или-не"

Преобразователь кода.

Преобразователь кодов из прямого в обратно модифицированный и наоборот (Пр.К.1,Пр.К.2,Пр.К.3) Блок преобразования кода строится на элементе "Исключающий или".

Трёхразрядный ПрК из прямого кода в дополнительный модифицированный.

По аналогии с данным ПрК строятся преобразователи кода на любое количество разрядов.

3.3 Временные диаграммы работы проектируемого блока

Tвып.опер.= t1+t2+t3+t4

CS1 – приём числа [A]пр. на Рг.1 с шины данных.

CS2 – приём числа [B]пр. на Рг.2 с шины данных.

CS3 – приём результата [C]пр. с преобразователя кода.

CS4 – приём флагов S, P, Z, OVR на Рг.4.

t1= Рг.1

t2= Рг.2 +Пр.К+См.1+Пр.К

t3= Рг.3 +Бл2+Бл.3

t4= Рг.4

3.4 Описание принципа работы блока сложения по схеме электрической функциональной

C 10-и разрядной шины данных на входы регистров Рг.1 и Рг.2 с управляющими сигналами Cs1 и CS2 поступают числа [A] и [B] в прямом коде. Затем числа A и B поступают на преобразователи кодов, реализованных на элементах "исключающее или" и преобразуется из прямого в обратно модифицированный код . Затем числа A и B в обратно модифицированном коде поступают на сумматор Сум.1. Полученный результат [C] поступает в преобразователь кода, где преобразуется из обратно модифицированного в прямой код (при переполнении разрядной сетки знакового числа [C], знак результата в прямом коде будет взят из младшего разряда знаковой части результата [C] в обратно модифицированном коде). Происходит заполнение флагов: S, P, Z, OVR . Результат в прямом коде поступает с управляющим сигналом Cs3 и записывается в регистр Рг.3. В регистре Рг.4 записываются все флаги с управляющем сигналом CS4.

4. Выбор и обоснование схемы электрической принципиальной проектируемого блока

Схема электрическая принципиальная БСДЧФЗ строится на основании разработанной функциональной схемы и сери интегральных микросхем 155.

Схема электрическая принципиальная БСДЧФЗ представлена на листе МТКП.4302175.000

4.1 Серия 155 (SN74)

Тип схемотехнической реализации выполняемых функций: ТТЛ.

Типовые параметры:

Время задержки распространения 10нс;

Удельная потребляемая мощность 10мВт/ЛЭ;

Работа переключения 10пДж;

Коэфицент разветвления по выходу 10;

Напряжение питания +5В;

Выпускается в пластмассовых (155, к155), металлокерамических (км155) и стеклокерамических (с155) корпусах с вертикальным расположением выводов типа DIP.

Страницы: 1, 2, 3, 4, 5