Курсовая работа: Разработка тестопригодной схемы МПС на базе МП I8080

Микропроцессор имеет раздельные 16-разрядный канал адреса и 8-разрядный канал данных. Канал адреса обеспечивает прямую адресацию внешней памяти объемом до 65536 байт, 256 устройств ввода и 256 устройств вывода.

Условное обозначение микропроцессора К580ВМ80А представлено в Приложении 1 (DD1)

Выводы процессора:

D0-D7 - магистраль (шина) данных;

A0-A15 – адресная магистраль (шина);

С1, С2 – тактовые импульсы;

HLD – запрос захвата;

HLDA – подтверждение захвата;

INT – запрос прерывания;

INTA – подтверждение прерывания;

RDY - готовность;

SR – сброс (инициализация);

WI - ожидание;

WR - выдача данных;

DBIN - прием данных;

SYN - сигнал синхронизации;

Ucc1 - +5 V;

Ucc2 - +12 V;

Uio – напряжение смещения -5 V;

GND - общий.

Основные характеристики ПРОЦЕССОРА:

разрядность ШД - 8;

разрядность ША - 16;

адресное пространство - 64 Кб;

число РОН - 6 восьмиразрядных;

организация стека - указатель стека позволяет в любой точки памяти зафиксировать вершину стека;

организация прерываний - прерывания векторные, существует упрощенная возможность организации прерываний на восемь направлений (адресов);

быстродействие - 500 000 коротких (регистр - регистр) операций;

тактовая частота …………………………0,5…2,5 МГц

напряжения питания …………………….5,12 В

мощность рассеивания …………………1,25 Вт

технология n-МДП;

диапазон рабочих температур …………10…+70 С

Uвыс ур(высокого уровня) - ……………9…13 В

Uнизк ур(низкого уровня) - …………… -0,3…+0,8 В

Длительность тактовых импульсов:

С1 і ………………………………………≥60 нс

С2 і……………………………………….220 нс

Так же в комплекте с процессором используются следующие микросхемы

1.2.1 Буферный регистр КР580ИР82

Микросхема КР580ИР82 представляет собой 8-разрядный буферный регистр, предназначенный для ввода и вывода информации со стробированием. Она может использоваться как в микропроцессорных системах, построенных на микросхемах серии КР580, так и в других вычислительных системах и устройствах дискретной автоматики.

Микросхема КР580ИР82 не содержит инвертирующие выходы. Данная микросхема имеет восемь триггеров D-типа и восемь выходных буферов, имеющих на выходе состояние “Выключено”. Управление передачей информации осуществляется с помощью сигнала STB “Строб”.

При поступлении на вход STB сигнала высокого уровня осуществляется не тактируемая передача информации от входа DI до выхода DO. При подаче на вход STB сигнала низкого уровня микросхема хранит информацию предыдущего такта; при подаче на вход STB положительного перепада импульса происходит “защелкивание” входной информации. Выходные буферы микросхемы КР580ИР82 управляются сигналом ОЕ “Разрешение выхода”. При поступлении на вход ОЕ сигнала высокого уровня выходные буферы переводятся в состояние “Выключено”.

Условное обозначение регистра представлено в Приложении 1 (DD3 – DD4)

Основные характеристики РЕГИСТРА:

1. Uпит (напряжение питания) - 5 В

2. Выходное напряжение питания низкого уровня ( Uвых низ ур ): ………. < 0.45В

3. Выходное напряжение питания высокого уровня ( Uвых выс ур ):… ……> 2.4 В

4. tзадер (Время задержки распространения информационного сигнала на выходе относительно информационного сигнала        на входе < 30 нс

1.2.2 Генератор тактовых импульсов КР580ГФ24

Микросхема КР580ГФ24 представляет собой генератор тактовых импульсов (ГТИ), предназначенный для совместной работы с ЦПУ KP580BM80A. Генератор формирует: высокоуровневые тактовые сигналы Ф1 и Ф2 о несовпадающими фазами; тактовый сигнал Ф2Т, по уровню совместимый с ТТЛ и синхронизированный с сигналом Ф2; сигнал STSTB “Строб состояния”, который, поступая на системный контроллер, фиксирует состояние шины данных микропроцессора; сигнал RESET “Установка”.

Генератор опорной частоты при подключении к выводам XTAL1 и XTAL2 кварцевого резонатора обеспечивает высокую стабильность частоты, определяемую основной частотой возбуждения кварцевого резонатора.

Выход генератора опорной частоты выведен на внешний вывод OSC и соединен внутри микросхемы со счетчиком-делителем, входящим в состав тактового генератора. Тактовый генератор состоит из счетчика-делителя на 9, логических дешифраторов, формирующих требуемые тактовые импульсы, выходных формирователей и вспомогательных логических схем и триггеров для генерации выходных сигналов: Ф1.Ф2.Ф2Т, STSTB, Тактовые импульсы Ф1 и Ф2 управляют МОП-входами микропроцессора КР580ВМ80А. Тактовый импульс Ф2Т используется для управления ТТЛ-входами в режиме прямого обращения к памяти.

Отрицательный сигнал STSTB, длительность которого равна одному периоду частоты опорного генератора, формируется микросхемой КР580ГФ24 при поступлении на ее вход с микропроцессора КР580ВМ80А сигнала SYNC “Синхронизация”, свидетельствующего о начале машинного цикла.

При поступлении входного сигнала RESIN микросхема КР580ГФ24 с помощью триггера Шмитта и триггера Т1 вырабатывает сигнал RESET, синхронизированный с тактовым сигналом Ф2, По сигналу RESET осуществляется установка в исходное состояние различных устройств микропроцессорной системы.

Наличие в микросхеме триггера Шмитта позволяет подавать на вход RESIN сигнал с пологим фронтом. С помощью триггера Т2 осуществляется стробирование входного сигнала RDYIN “Готовность” тактовым сигналом Ф2.

Условное обозначение регистра представлено в Приложении 1 (DD2)

1.2.3 Системный контроллер КР580ВК38

Микросхема КР580ВК38 выполняет функцию системного контроллера и шинного формирователя, осуществляет формирование управляющих сигналов обращения к ОЗУ или к устройствам ввода/вывода (УВВ) и обеспечивает прием и передачу 8-разрядной информации между шиной данных микропроцессора и системной шиной.

Формирование сигналов I/OW, MEMW в данной микросхеме происходит относительно сигнала STSTB “Строб состояния”, что позволяет при применении в микропроцессорной системе микросхемы КР580ВК38 использовать ЗУ и УВВ с более широким диапазоном быстродействия. Двунаправленный шинный формирователь осуществляет буферирование 8-разрядной шины данных и автоматический контроль направления передачи данных.

Подключение системного контроллера к шине данных микропроцессора осуществляется с помощью двунаправленных выводов DO—D7, к системной шине—с помощью двунаправленных выводов ‘DO—‘D7. При необходимости с помощью сигнала BUSEN “Управление системной шиной” выводы ‘DO—‘D7 системного контроллера могут быть переведены в состояние “Выключено”.

Регистр состояния выполнен на шести D-триггерах и предназначен для хранения информации о состоянии микропроцессора, поступающей по шине данных DO—D7. Запись в регистр состояния осуществляется по сигналу STSTB, поступающему в начале каждого машинного цикла.

Декодирующая матрица в зависимости от режима работы микропроцессора, зафиксированного в регистре состояния, и входных управляющих сигналов HLDA, WR, DBIN формирует сигнал INTA “Подтверждение прерывания” или сигналы чтения/записи при обращении к ОЗУ или УВВ. Условное обозначение системного контроллера представлено в Приложении 1 (DD5)

1.2.4 Постоянное запоминающее устройство (ПЗУ) КР568РЕ1

Микросхема представляет собой статическое постоянное запоминающее устройство ёмкостью 16384 бит (2048*8) с полной дешифрацией адреса, выходными усилителями и схемой управления “Выбор ИС”. Содержит 17784 интегральных элементов. Условное обозначение ПЗУ представлено в Приложении 1 (DD6 – DD8, DD16)

Выводы ПЗУ:

1– выбор ИС;

11,13,14,10,15,16,17,18,19,20,21 – адресные входы;

2,3,4,5,6,7,8,9 – выходы;

12 – общий;

23 – напряжение питания Uп2;

24 – напряжение питания Uп1;

Основные характеристики ПЗУ:

Номинальное напряжение питания Uп1  …………… 12 В±10%

Номинальное напряжение питания Uп2  …………… 5 В±10%

Выходное напряжение низкого уровня………………. ≤ 0,4 В

Выходное напряжение высокого уровня……………. ≥ 2,6 В

Ток потребления……………………………………..… ≤ 50 мА

Ток утечки на выходе…………………………….….…≤ 20 мкА

Удельная потребляемая мощность…………………....≤ 2,4 мкВт/бит

Потребляемая мощность…………………………..…..≤ 300 мВт

Время выборки адреса…………………………………≤ 550 нс

Время цикла……………………………………………≥ 800 нс

Входная (выходная) ёмкость…………………………≤ 10 пФ

1.2.5 Оперативное запоминающее устройства (ОЗУ) К541РУ2

Микросхема представляет собой статическое оперативное запоминающее устройство на 4096 бит (1024x4) со схемами разрядного и адресного управления.

Тип корпуса 2107.18-1. Условное обозначение ОЗУ представлено в Приложении 1 (DD12 – DD15) Таблица истинности приведена в Таблице 1

Выводы ОЗУ:

8 - вход сигнала “Выбор микросхемы”;

1,2,3,4,5,6,7,15,16,17 - адресные входы A0-A9;

11,12,13,14 – выход информации D0-D3;

9 - общий;

10 - вход сигнала “Запись” WR;

18 - напряжение питания.

Таблица 1

Основные характеристики ОЗУ:

Страницы: 1, 2, 3, 4, 5, 6