Курсовая работа: Побудова системи передачі даних з розрахунком її структурних елементів
|
.
|
(2.41) |
Здійснюємо
розрахунок

Можна припустити,
що й для інших повідомлень помилка в першому розряді буде призводити до такого
ж залишку. Це дає можливість виправляти помилку в повідомленні шляхом
циклічного зсуву його вліво до того моменту поки залишок від ділення не стане
рівним 101, що буде свідчити про помилку в першому розряді, що можна усунути
шляхом його інвертування з наступним циклічним зсувом повідомлення вправо на
стільки ж тактів наскільки воно було зсунуте вліво.
Нехай помилка
виникла в 6-му розряді. Повідомлення має вигляд 0111000. Подамо процес
виправлення помилки у вигляді таблиці
| Номер такту зсуву |
Повідомлення |
Синдром |
| 0 |
0111000 |
010 |
| 1 |
1110000 |
100 |
| 2 |
1100001 |
011 |
| 3 |
1000011 |
110 |
| 4 |
0000111 |
111 |
| 5 |
0001110 |
101 |
Як бачимо з
таблиці, після пятого зсуву отримано синдром, який свідчить про помилку у
першому розряді повідомлення. При цьому варто відмітити, що кожний наступний
синдром можна утворити шляхом подання у схему ділення старшого розряду
попереднього синдрому. Тобто можна не використовувати додатковий регістр
пам’яті, а забезпечити замикання виходу схеми ділення на її вхід та послідовну
видачу з виходу регістру зсуву вхідного повідомлення. Через два такти, на
виході схеми ділення зявиться виділений залишок, який буде свідчити про видачу
з виходу буферного елементу спотвореного розряду. Функціональна схема декодера
наведена на рисунку 2.10

Рисунок 2.9
Функціональна схема декодера
Роботу декодера
можна пояснити записавши стани тригерів у вигляді таблиці.
| Номер такту |
F*(t) |
Регістр зсуву першої схеми ділення |
Регістр зсуву другої ділення |
Детектор залишку |
F’(t) |
|
Т0
|
Т1
|
Т2
|
Т0
|
Т1
|
Т2
|
| 1 |
0 |
0 |
* |
* |
* |
* |
* |
0 |
* |
| 2 |
1 |
1 |
0 |
* |
* |
* |
* |
0 |
* |
| 3 |
1 |
1 |
1 |
0 |
* |
* |
* |
0 |
* |
| 4 |
1 |
1 |
1 |
1 |
* |
* |
* |
0 |
* |
| 5 |
0 |
1 |
0 |
1 |
* |
* |
* |
0 |
* |
| 6 |
0 |
1 |
0 |
0 |
* |
* |
* |
0 |
* |
| 7 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
| 8 |
|
* |
* |
* |
0 |
0 |
1 |
0 |
1 |
| 9 |
|
* |
* |
* |
1 |
1 |
0 |
0 |
1 |
| 10 |
|
* |
* |
* |
0 |
1 |
1 |
0 |
1 |
| 11 |
|
* |
* |
* |
1 |
1 |
1 |
0 |
0 |
| 12 |
|
* |
* |
* |
1 |
0 |
1 |
1 |
1 |
| 13 |
|
* |
* |
* |
0 |
0 |
0 |
0 |
0 |
Як видно з
таблиці, під час 12 такту схема ділення формує виділений залишок, який
забезпечує інвертування розряду на виході буферного елементу, що забезпечує
виправлення шостого розряду повідомлення
Страницы: 1, 2, 3, 4, 5, 6, 7, 8 |