Дипломная работа: Субблок модуля управления МПС

для старшего байта данных (разряды D8 - D15) - сигналом "DEN";

для младшего байта данных (разряды DO - D7) - сигналом "DEN" и сигналами адресации к младшему байту данных " А0"=0, "ВНЕ"=1, либо сигналами "DEN" и "INTA" - при обслуживании запроса на прерывание.

Шинный формирователь D16 обеспечивает передачу старшего байта данных по нечетному адресу.

Шинный формирователь внутренней шины данных D24 всегда открыт для передачи младшего байта данных. Управляется он по входу управления направлением передачи. На системную шину и далее в процессор поступает младший байт данных DO - D7 из устройств ячейки 1 при чтении портов ввода/вывода, обслуживании прерываний или обращении к ПЗУ микропроцессорной ячейки управления 1. В остальных случаях данные с системной шины поступают на вход устройств ячейки 1.

Шинный формирователь внутренней шины данных D23 предназначен для передачи старшего байта данных из ПЗУ в процессор и открывается для передачи данных теми же сигналами, которые осуществляют выбор ПЗУ ("А14" - "А19" и "MRDC"), по входу управления третьим состоянием.

Адреса А0 - А15 с системной шины поступают в селектор адреса и на вход устройств ячейки 1 через буфер-усилитель шины адреса, выполненный на микросхемах 1533АП5 (D25, D26).

Селектор адреса вырабатывает сигналы выбора микросхем и организован таким образом:

с выхода 8 микросхемы 1533ЛА2 (D33) поступает сигнал разрешения обращения к ПЗУ. Его формируют адресные сигналы "А16" - "А19", определяющие область памяти, закрепленную за ПЗУ, и сигнал чтения памяти "MRDC" из контроллера системной шины М1810ВГ88;

с выходов дешифратора 1533ИД7 (D35) поступают сигналы выборки портов ввода/вывода ячейки 1 - см. таблицу 4.

Контроллер прерываний реализован на микросхеме М1810ВН59А и обрабатывает прерывания по входу IRQ0 от системного таймера.

Таблица 4

Счетчик 0 таймера 580ВИ53 выполняет функцию системного таймера. При его программировании задается либо режим 0, либо режим 2. Выход системного таймера представляет собой запрос на внешнее маскируемое прерывание уровня IRQ0.

Схема удлинения цикла процессора работает следующим образом.

Удлинение цикла процессора на один такт происходит при обращении к портам ввода/вывода (команды IOW, IOR). При этом на вход AENI генератора тактовых импульсов поступает сигнал уровня единица, запрещающий формирование сигнала готовности "READY". До тех пор, пока процессор не получит сигнала готовности "READY", он отрабатывает такты ожидания. Текущий цикл завершается после поступления на вход AENI генератора тактовых импульсов сигнала нулевого уровня.

Управление индикаторами единичными ТЕСТ и РАБОТА осуществляется записью разряда данных D0 в порт с адресом 0Е0: при записи единицы светится индикатор ТЕСТ, при записи нуля - индикатор РАБОТА.

2.9 Обоснование выбора элементной базы

Основными требованиями, предъявляемыми к современному оборудованию и его компонентам, являются:

а) широкое использование цифровых методов обработки;

б) модульное построение аппаратуры;

в) самотестирование и диагностика;

г) сокращение потребляемой мощности;

д) улучшение массогабаритных характеристик.

Анализ приведенных выше требований показывает, что удовлетворить их может построение модулей только на базе микроэлектронных средств вычислительной техники. Их основными компонентами являются:

а) микропроцессоры и однокристальные микро ЭВМ

б) микросхемы и модули оперативной и постоянной памяти;

в) интерфейсные схемы.

Для снижения массогабаритных показателей, повышения надежности, упрощения технологии изготовления и облегчения работы с устройством возникает необходимость в построении схемы устройства ввода - вывода на базе ИМС большой степени интеграции и использование программируемых микроконтроллеров. Использование микроконтроллеров и микроЭВМ позволяет значительно упростить и облегчить проектирование, изготовление и эксплуатацию изделия.

Данное предприятие выполняет заказы министерства обороны. Выбор элементной базы является регламентируемой задачей, так как существует документ (перечень) разрешенных к использованию ЭРЭ.

Главным компонентом устройства управления МПС является микропроцессор. В качестве микропроцессора выбрана микросхема М1810ВМ86 с тактовой частотой и разрядностью данных в 2 байта, входящая в перечень разрешенных для использования в оборонной промышленности. Ее выбор обусловлен техническими требованиями, предъявляемыми заказчиком к устройству, а также оптимальным соотношением цена - соответствие требуемым характеристикам.

ОЗУ базируется на микросхемах 573РФ4А, каждая емкостью 64 Кбайт. Их выбор обусловлен дешевизной по сравнению с зарубежными аналогами и невозможностью использования таковых в устройствах оборонного назначения.

Выбор всех остальных компонентов обусловлен их оптимальным соотношением цена - соответствие характеристик техническому заданию по сравнению с другими отечественными и зарубежными аналогами, а также невозможностью использования зарубежных аналогов в аппаратуре оборонного назначения.

Далее приведены характеристики некоторых микросхем, входящих в состав ячейки устройства управления МПС.

Основные технические характеристики микросхем устройства:

1533 ТМ2 - два D-триггера со сбросом и предустановкой.

H* - неустойчивое состояние

Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22